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Die VDE ITG Fachgruppe MN 5.6 lädt herzlich Experten sowie Newcomer auf dem Gebiet der Halbleiterzuverlässigkeit zur 17. VDE ITG MN 5.6 Fachtagung »f(ast)WLR, Wafer Level Reliability, Zuverlässigkeits-Simulation & Qualifikation« an das Fraunhofer IKTS in Dresden ein – dieses Jahr mit dem Fokusthema: »Chiplets & their usage in fWLR Methodology«.

Die Halbleiterindustrie Europas ist im Aufbruch, die Transformation in der Automobilindustrie steckt in einer Krise, die Bedrohung durch Cyberangriffe steigt und geostrategische Verwerfungen beeinflussen Produktdesigns und ganze Lieferketten: All das stellt wachsende Anforderungen an die Zuverlässigkeit elektronischer Bestandskomponenten und gewandelter elektronischer Systemkonponenten. Bewährte Zuverlässigkeitsstandards werden obsolet, neue Erprobungs- und Absicherungsmethoden, Werkzeuge und Modelle rücken in den Fokus. Tatsächlich bietet der Zwang zum Wandel auch Chancen.

Für diese Themenfelder bietet die ITG-Fachtagung ein Forum zum Austausch zwischen deutschsprachigen und europäischen Halbleiterfirmen sowie Universitäten und Forschungseinrichtungen auf dem Gebiet der Halbleiter(prozess)zuverlässigkeit, zuverlässigkeitssteigernder Entwurfs- und Betriebsmethoden sowie deren Simulation.

Darüber hinaus anvisierte Themen sind Methoden und Verfahren der Fertigungsprozessüberwachung, ihre Neuverwertung im erweiterten Einsatz in der Chip-internen Überwachung sowohl in der Fertigung wie auch im Feldeinsatz – damit rücken Disziplinen aus der Qualifikation, der Fertigungsüberwachung, der Fehleranalyse und des Chip- und des Systemdesigns enger zusammen.

Ein weiterer Schwerpunkt ist die Berichterstattung zu weltweiten Standardisierungsaktivitäten und Trends. Bei der ITG-Fachtagung werden u. a. Standards der Organisationen JEDEC, AEC und IEC vorgestellt, diskutiert und Beiträge für Standardisierungsgremien vorbereitet.